## 简介(Introduction)

SpinalHDL编译器会做很多设计检查，来确保生成的VHDL/Verilog是可仿真的可综合的。基本上，SpinalHDL不会生成破损的VHDL/Verilog设计。以下是SpinalHDL检查的简要概括:

+ 重复赋值
+ 时钟域交叉
+ 层次化违例
+ 组合逻辑环路
+ Latch
+ 未驱动的信号
+ 位宽不匹配
+ 得不到的switch生命

在每个SpinalHDL错误报告中，你会得到栈轨迹(stack trace)，能够帮你精准地确定哪里出错。这个设计检查第一次可能会感到有些过犹不及，但一旦你跳脱出传统的硬件描述方式这会变得非常宝贵。