SpinalHDL_Chinese
  • 关于SpinalHDL(About SpinalHDL)
  • 开始入门(Getting Started)
  • 数据类型(Data Types)
  • 结构(Structuring)
  • 语义(Semantic)
  • 时序逻辑(Sequential logic)
  • 设计错误(Design Errors)
  • 其他语言特征(Other language features)
    • 简介
    • 工具(Utils)
    • Stub (存根)
    • Assertions(断言)
    • Report(报告)
    • ScopeProperty(作用域属性)
    • Analog and inout (模拟与IO口)
    • VHDL和Verilog生成(VHDL and Verilog generation)
  • Libraries(库)
  • 仿真(Simulation)
  • 形式验证(Formal verification)
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其他语言特征(Other language features)

  • 简介
  • 工具(Utils)
    • 一、 总览
    • 二、克隆硬件数据类型(Cloning hardware datatypes)
    • 三、传递数据类型作为结构参数(Passing a datatype as construction parameter)
    • 四、频率与时间(Frequency and time)
    • 五、二进制前缀(Binary prefix)
  • Stub (存根)
  • Assertions(断言)
  • Report(报告)
  • ScopeProperty(作用域属性)
  • Analog and inout (模拟与IO口)
    • 一、简介
    • 二、Analog(模拟)
    • 三、Inout(IO口)
    • 四、InOutWrapper(IO口封装)
    • 五、Manually driving Analog bundles(手动驱动模拟束)
  • VHDL和Verilog生成(VHDL and Verilog generation)
    • 一、从一个SpinalHDL组件生成VHDL或Verilog代码(Generate VHDL and Verilog from a SpinalHDL Component)
    • 二、已生成的VHDL或Verilog(Generated VHDL and Verilog)
    • 三、VHDL与Verilog属性(VHDL and Verilog attributes)
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