结构(Structuring)

• 模块和层次(Component and hierarchy)
  • 一、简介(Introduction)
  • 二、输入/输出定义(Input/output definition)
  • 三、信号剪枝(Pruned signals)
  • 四、参数化硬件电路(”Generic”——VHDL, “Parameter”——Verilog)
  • 五、综合模块名(Synthesized component names)
• 区域(Area)
  • 一、简介(Introduction)
• 函数(Function)
  • 一、简介(Introduction)
  • 二、RGA到灰度(RGB to grey)
  • 三、Valid和Ready负载总线(Valid Ready Payload bus)
• 时钟域(Clock domains)
  • 一、简介(Introduction)
  • 二、例化(Instantiation)
  • 三、跨时钟域(Clock domain crossing)
  • 四、特殊的时序区域(clocking areas)
• VHDL例化和Verilog IP(Instantiate VHDL and Verilog IP)
  • 一、描述(Description)
  • 二、定义黑盒(Defining an blackbox)
  • 三、范式(Generics)
  • 四、例化黑盒(Instantiating a blackbox)
  • 五、时钟和复位的布局(Clock and reset mapping)
  • 六、io前缀(io prefix)
  • 七、重命名黑盒的所有io(Rename all io of a blackbox)
  • 八、添加RTL源(Add RTL source)
  • 九、VHDL——非数字类型(VHDL-No numeric type)
• 保留名称(Preserving names)
  • 一、简介(Introduction)
  • 二、可命名的基础类(Nameable base class)
  • 三、从Scala中提取名字(Name extraction from Scala)
  • 四、模块中的区域(Area in a Component)
  • 五、函数中的区域(Area in a function)
  • 六、在函数中组合(Composite in a function)
  • 七、组合链(Composite chains)
  • 八、Bundle函数中的组合(Composite in a Bundle’s function)
  • 九、处理未命名信号(Unamed signal handling)
• 参数化(Parametrization)
  • 一、简介(Introduction)
  • 二、细化阶段的参数(Elaboration time parameters)
  • 三、可选择的硬件生成(Optional hardware)